Wire（Verilog语言关键词）
编辑：Simone
2024-11-22 20:46:55
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Verilog语言中的数据类型
module top;
wire y;
reg a, b;
DUT u1(y,a,b);
initial
begin
a = 0; b = 0;
#10 a =1; ….
end
endmodule
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